教員情報 - 吉村　正義 | 京都産業大学

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（最終更新日 : 2026-04-02 03:06:55）

ヨシムラ　マサヨシ YOSHIMURA MASAYOSHI
吉村　正義

所属

京都産業大学情報理工学部情報理工学科

職種教授

研究概要
◆研究課題 IPコアの流用を検知するための設計技術 ◆研究概要社会の安全安心を司る社会情報基盤において，LSI は重要な部品である.近年LSIの設計に，第三者が設計し提供するLSIの部分的な設計データ (以下 IPコア)が広く使われている.このIPコアは，ブラックボックス化された機能確認用の設計データとホワイトボックス化された物理設計用の設計データから構成されている.しかし，ホワイトボックス化された物理設計用の設計データに基づいて，機能確認用の設計データの逆生成を防ぐことは原理的に困難である.そのため，悪意のある設計者によって，機能確認用の設計データを逆生成され，生成された設計データの改竄や流用の恐れがある. 本研究では，この改竄や流用を防止するためのIPコア設計技術の開発を行う.具体的には，順序回路の特定状態においてのみ起動するトロイ回路を混入する技術と論理暗号化技術に基づいた鍵入力に応じて論理回路の振る舞いを変化させる技術によって，IPコアが不正に流用や改竄された際に，LSI や設計データに予め混入されたトロイ回路によって，流用や改竄の検知を行い，IP コアの流用を抑止する昨年度は鍵入力を特定されない論理暗号化技術の開発をおこなった．今年度はこの論理暗号化技術を拡張し，鍵入力値に基づいて，論理回路の振る舞いを変え，流量や改竄を検知できる設計技術の開発を行う．

学会発表
2024/10/08	A Low Power Oriented Multiple Target Test Generation Method for 2-Cycle Gate-Exhaustive Faults (37th IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, DFT2024)
2023/10/03	A Block Partitioning Method for Region Exhaustive Test to Reduce the Number of Test Patterns and Improve Gate Exhaustive Fault Coverage (2023 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT))
2023/10/03	An Evaluation of a Testability Measure for State Assignment to Estimate Transition Fault Coverage for Controllers (2023 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT))
2023/10/03	Data Paths at Register Transfer Level Using Status Signal Sequences Based on k-Consecutive State Transitions for Field Testing (2023 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT))
2022/10/19	CRLock: A SAT and FALL Attacks Resistant Logic Locking Method at Register Transfer Level (2022 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT))
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著書・論文歴
2026/03	論文	A Multiple Target Seed Generation Method for Random Pattern Resistant Faults on Built-In Self-Test IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E109A (3),604-613頁
2025	論文	PBO-Based Pattern Replacement for Compacting Diagnostic Patterns to Achieve Complete Diagnostic Resolution. DFT,1-6頁
2024/03	論文	CRLock: A SAT and FALL Attacks Resistant Logic Locking Method for Controller at Register Transfer Level IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E107A (3),583-591頁
2024	論文	A Low Power Oriented Multiple Target Test Generation Method for 2-Cycle Gate-Exhaustive Faults 2024 IEEE INTERNATIONAL SYMPOSIUM ON DEFECT AND FAULT TOLERANCE IN VLSI AND NANOTECHNOLOGY SYSTEMS, DFT,1-6頁
2023	論文	A Block Partitioning Method for Region Exhaustive Test to Reduce the Number of Test Patterns and Improve Gate Exhaustive Fault Coverage. IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems(DFT),1-6頁
全件表示（63件）

学歴
2001/10～2003/03	大阪大学基礎工学研究科システム人間系専攻博士課程博士(工学) (計算機システム)
1996/04～1998/03	大阪大学基礎工学研究科システム人間系専攻修士課程修士(工学)
1996/04～1998/03	大阪大学基礎工学研究科
1992/04～1996/03	大阪大学基礎工学部システム工学科

職歴
2023/04 ～	京都産業大学情報理工学部情報理工学科教授
2018/04 ～ 2023/03	京都産業大学情報理工学部情報理工学科准教授
2014/04 ～ 2023/03	- 京都産業大学コンピュータ理工学部准教授
2007/04 ～ 2014/03	九州大学大学院システム情報科学研究院助教
2004/10 ～ 2007/03	福岡県産業・科学技術振興財団福岡知的クラスター研究所研究員
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研究課題・受託研究・科研費
2008/04 ～ 2011/03	安全性と製造検査容易性の両立したLSI設計方法の研究法の研究若手研究(B)
2007/10 ～ 2013/03	統合的高信頼化設計のためのモデル化と検出・訂正・回復技術
2013/04 ～ 2015/03	秘密情報の秘匿性と製造検査容易性の両立をはかるLSI設計手法の開発挑戦的萌芽研究
2015/04 ～ 2018/03	製造過程でのトロイ回路混入を検知するLSI設計技術に関する研究基盤研究(C) 一般
2018/04 ～ 2021/03	IPコア内のトロイ回路を特定するLSI設計技術に関する研究基盤研究(C)(一般)
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委員会・協会等
2016	Registration Chair: 25th Asian Test Symosium (ATS'16)
2012	Finance chair: IEEE 13th Workshop on RTL and High Level Testing ( WRTLT'12)
2008	- 電子情報通信学会ディペンダブルコンピューティング研究会, 専門委員

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現在の専門分野
情報ネットワーク, 計算機システム, 情報セキュリティキーワード(ディペンダブルコンピューティング、設計自動化技術、LSI、LSI，設計自動化技術，ディペンダブルコンピューティング，高信頼化技術，安全・安心、LSI，設計自動化技術，ディペンダブルコンピューティング，高信頼化技術，安全・安心、安全・安心、高信頼化技術)