教員情報 - 吉村　正義

研究概要

業績

学会発表

著書・論文歴

経歴

学歴

職歴

研究キーワード：LSI，設計自動化技術，ディペンダブルコンピューティング，高信頼化技術，安全・安心

（最終更新日：1000-01-01 00:00:00）

  ヨシムラ　マサヨシ   YOSHIMURA MASAYOSHI
  吉村　正義
   所属   京都産業大学情報理工学部情報理工学科

職種教授

研究概要

■ 研究概要

◆研究課題 IPコアの流用を検知するための設計技術 ◆研究概要社会の安全安心を司る社会情報基盤において，LSI は重要な部品である.近年LSIの設計に，第三者が設計し提供するLSIの部分的な設計データ (以下 IPコア)が広く使われている.このIPコアは，ブラックボックス化された機能確認用の設計データとホワイトボックス化された物理設計用の設計データから構成されている.しかし，ホワイトボックス化された物理設計用の設計データに基づいて，機能確認用の設計データの逆生成を防ぐことは原理的に困難である.そのため，悪意のある設計者によって，機能確認用の設計データを逆生成され，生成された設計データの改竄や流用の恐れがある. 本研究では，この改竄や流用を防止するためのIPコア設計技術の開発を行う.具体的には，順序回路の特定状態においてのみ起動するトロイ回路を混入する技術と論理暗号化技術に基づいた鍵入力に応じて論理回路の振る舞いを変化させる技術によって，IPコアが不正に流用や改竄された際に，LSI や設計データに予め混入されたトロイ回路によって，流用や改竄の検知を行い，IP コアの流用を抑止する昨年度は鍵入力を特定されない論理暗号化技術の開発をおこなった．今年度はこの論理暗号化技術を拡張し，鍵入力値に基づいて，論理回路の振る舞いを変え，流量や改竄を検知できる設計技術の開発を行う．

業績

■ 学会発表

1.	2024/10/08	A Low Power Oriented Multiple Target Test Generation Method for 2-Cycle Gate-Exhaustive Faults（37th IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, DFT2024）
2.	2023/10/03	A Block Partitioning Method for Region Exhaustive Test to Reduce the Number of Test Patterns and Improve Gate Exhaustive Fault Coverage（2023 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT)）
3.	2023/10/03	An Evaluation of a Testability Measure for State Assignment to Estimate Transition Fault Coverage for Controllers（2023 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT)）
4.	2023/10/03	Data Paths at Register Transfer Level Using Status Signal Sequences Based on k-Consecutive State Transitions for Field Testing（2023 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT)）
5.	2022/10/19	CRLock: A SAT and FALL Attacks Resistant Logic Locking Method at Register Transfer Level（2022 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT)）
6.	2021/11/26	A SAT and FALL Attacks Resistant Logic Locking Method at Register Transfer Level（The Workshop on RTL and High Level Testing 2021）
7.	2021/11/26	An Additional State Transition Insertion Method to Improve Transition Fault Coverage for Controllers（The Workshop on RTL and High Level Testing 2021）
8.	2021/03/26	コントローラの遷移故障検出率向上のためのコントローラ拡大法（ETNET2021）
9.	2021/03/26	レジスタ転送レベルにおけるアンチSATに基づく論理暗号化法（ETNET2021）
10.	2021/02/05	RTLハードウェア要素のテストスケジューリング情報を用いた多重目標故障テスト生成法（ディペンダブルコンピューティング研究会）
11.	2021/02/05	レジスタ転送レベルにおける非スキャンベースフィールドテスタビリティに基づく制御信号のドントケア割当て法（ディペンダブルコンピューティング研究会）
12.	2020/10/19	A Multiple Target Test Generation Method for Gate-Exhaustive Faults to Reduce the Number of Test Patterns Using Partial MaxSAT（2020 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT)）
13.	2020/07/31	テストパターン数削減のためのゲート網羅故障の多重目標故障テスト生成法（SWoPP2020）
14.	2020/07/31	機能等価な有限状態機械生成に基づく面積削減指向コントローラ拡大法（SWoPP2020）
15.	2020/07/13	A Low Capture Power Oriented X-Identification-Filling Co-Optimization Method（2020 IEEE 26th International Symposium on On-Line Testing and Robust System Design (IOLTS)）
16.	2020/03/26	パーシャルMAX-SATを用いた抵抗性オープン故障に対するテスト生成法（VLD研究会）
17.	2020/02/26	n入力マルチプレクサのテスト不能故障数削減のためのコントローラ拡大法（ディペンダブルコンピューティング研究会）
18.	2020/02/26	パーシャルMaxSATを用いた低消費電力指向ドントケア判定・割当て同時最適化法（ディペンダブルコンピューティング研究会）
19.	2019/12/14	A Don't Care Identification-Filling Co-Optimization Method for Low Capture Power Testing Using Partial MaxSAT（The Workshop on RTL and High Level Testing 2019）
20.	2019/10/24	n回状態遷移被覆に基づく非スキャンオンラインテスト法（ディペンダブルコンピューティング研究会）
21.	2019/10/03	A State Assignment Method to Improve Transition Fault Coverage for Controllers（2019 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT)）
22.	2019/10/02	A Low Capture Power Oriented X-filling Method Using Partial MaxSAT Iteratively（2019 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT)）
23.	2019/08/30	Partial MaxSATを用いた低消費電力指向ドントケア割当て法（DAシンポジウム2019）
24.	2019/08/29	RTLにおけるコントローラの論理暗号化手法（DAシンポジウム2019）
25.	2019/07/03	A Controller Augmentation Method to Improve Transition Fault Coverage for RTL Data-Paths（2019 IEEE 25th International Symposium on On-Line Testing and Robust System Design (IOLTS)）
26.	2019/07/02	An Efficient SAT-Attack Algorithm Against Logic Encryption（2019 IEEE 25th International Symposium on On-Line Testing and Robust System Design (IOLTS)）
27.	2019/03/18	最大充足化問題を用いた抵抗性オープン故障に対するテスト生成法（組込み技術とネットワークに関するワークショップ ETNET2019）
28.	2019/02/28	論理暗号化に対する効率的なSAT攻撃アルゴリズムの評価と改良（VLSI設計技術研究会）
29.	2019/02/27	キャプチャセーフテストベクトルの故障伝搬経路を模倣した低消費電力指向ドントケア判定法（ディペンダブルコンピューティング研究会）
30.	2019/02/27	コントローラの遷移故障検出率向上のための状態割当て手法（ディペンダブルコンピューティング研究会）
31.	2018/12/06	論理暗号化に対するSAT攻撃の効率的なアルゴリズムについて（デザインガイア2018 -VLSI設計の新しい大地-）
32.	2018/10/19	A design for testability method to improve transition fault coverage using controller augmentation at register transfer level（The Nineteenth Workshop on RTL and High Level Testing）
33.	2018/08/31	レジスタ転送レベルにおけるコントローラ拡大を用いた遷移故障検出率向上のためのテスト容易化設計（DAシンポジウム2018）
34.	2018/07/04	A Capture Safe Static Test Compaction Method Based on Don't Cares（2018 IEEE 24th International Symposium on On-Line Testing And Robust System Design (IOLTS)）
35.	2018/07/03	A Sequentially Untestable Fault Identification Method Based on n-Bit State Cube Justification（2018 IEEE 24th International Symposium on On-Line Testing And Robust System Design (IOLTS)）
36.	2018/07/02	A Test Register Assignment Method Based on Controller Augmentation to Reduce the Number of Test Patterns（2018 IEEE 24th International Symposium on On-Line Testing And Robust System Design (IOLTS)）
37.	2018/07/02	Controller augmentation and test point insertion at RTL for concurrent operational unit testing（2017 IEEE 23rd International Symposium on On-Line Testing And Robust System Design (IOLTS)）
38.	2018/03/23	A Secure Design Method to Detect for Trojan Circuit inserted in Manufacturing Process（DUHDe 2018 — 5th Workshop on Design Automation for Understanding Hardware Designs）
39.	2018/03/23	A Test Register Assignment Method to Reduce the Number of Test Patterns Using Controller Augmentation（DUHDe 2018 — 5th Workshop on Design Automation for Understanding Hardware Designs）
40.	2018/02/20	コントローラ拡大を用いた遷移故障テストパターン数削減のための演算器のテストレジスタ割当て法（ディペンダブルコンピューティング研究会）
41.	2017/11/07	製造過程でのトロイ回路混入を検知する設計手法（デザインガイア2017 -VLSI設計の新しい大地-）
42.	2017/11/06	IPコアの論理暗号化法の復号化鍵数の評価（デザインガイア2017 -VLSI設計の新しい大地-）
43.	2017/11/06	コントローラ拡大を用いたレジスタ転送レベルにおけるテストパターン数削減のためのハードウェア要素のテストレジスタ割当て法（デザインガイア2017 -VLSI設計の新しい大地-）
44.	2017/09/01	ドントケアを用いたキャプチャセーフテスト集合の静的テスト圧縮法（DAシンポジウム2017）
45.	2017/09/01	フリップフロップ組合せの状態正当化による到達不能状態を用いた順序回路のテスト不能故障判定法（DAシンポジウム2017）
46.	2017/02/21	到達不能状態を用いたSATベース順序回路のテスト不能故障判定法（ディペンダブルコンピューティング研究会）
47.	2017/01/24	A Hardware Trojan Circuit Detection Method Using Activation Sequence Generations（2017 IEEE 22nd Pacific Rim International Symposium on Dependable Computing (PRDC)）
48.	2016/11/25	A Design for Testability Method at RTL for Concurrent Operational Unit Testing（2017 IEEE The Seventeenth Workshop on RTL and High Level Testing）
49.	2016/09/15	コントローラ拡大とテストポイントを用いたテスト圧縮効率向上のためのテスト容易化設計（DAシンポジウム2016）
50.	2016/02/27	テストパターン数削減のためのRTLテストポイント挿入法（ディペンダブルコンピューティング研究会）
51.	2015/12/03	静的テスト圧縮のための多重目標故障テスト生成を用いたMバイNアルゴリズム（デザインガイア2015）
52.	2015/11/25	A Sequence Generation Method to detect Hardware Trojan Circuits（16th IEEE Workshop on RTL and High Level Testing 2015）
53.	2015/11/23	A Don’t Care Filling Method to Reduce Capture Power based on Correlation of FF Transitions（24th IEEE Asian Test Symposium 2015）
54.	2015/08/28	VLSI設計工程時における未遷移信号線情報に基づいたトロイ回路検出法（DAシンポジウム2015）
55.	2015/06/16	BASTにおけるスキャンスライスに基づくテストデータ削減法（ディペンダブルコンピューティング研究会）
56.	2015/03/13	A Multi Cycle Capture Test Generation Method for Low Capture Power Dissipation（Designing with Uncertainty - Opportunities & Challenges）
57.	2015/02/23	スキャンベース攻撃を考慮した暗号LSIのテスト手法（ディペンダブルコンピューティング研究会）
58.	2015/02/23	信号非遷移情報に基づくトロイ回路検出法（ディペンダブルコンピューティング研究会）
59.	2014	キャプチャ消費電力削減のためのテストポイント挿入法（ディペンダブルコンピューティング研究会）
60.	2014	キャプチャ消費電力削減のためのマルチサイクルキャプチャテスト生成法（ディペンダブルコンピューティング研究会）
61.	2013	A don't care identification method for test compaction（2013 IEEE 16th International Symposium on Design and Diagnostics of Electronic Circuits & Systems (DDECS)）
62.	2013	A Smart Trojan Circuit and Smart Attack Method in AES Encryption Circuits（16th IEEE Symposium Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT2013)）
63.	2013	Bridging the Gap Between Device Level Modeling and Register Transfer Level Modeling（1st RIIF Workshop）
64.	2012	A Test Point Insertion Method Using Don’t Care Identification and Test Compaction Techniques to Reduce Test Application Time for Transition Faults（IEEE 13th Workshop on RTL and High Level Testing (WRTLT’12)）
65.	2012	Neutron-Induced Soft Error Rate Estimation for SRAM using PHITS（2012 IEEE 18th International On-Line Testing Symposium (IOLTS 2012)）
66.	2011	Multiple-Bit-Upset and Single-Bit-Upset Resilient 8T SRAM Bitcell Layout with Divided Wordline Structure（2011 IEEE 17th International On-Line Testing Symposium (IOLTS 2011)）
67.	2011	Multiple-Bit-Upset Tolerant 8T SRAM Cell Layout with Divided Wordline Structure（7th Workshop on Silicon Errors in Logic - System Effects (SELSE7),）
68.	2010	A Comprehensive Functional Time Expansion Model Generation Method for Datapaths Using Controllers（IEEE Eleventh Workshop on RTL and High Level Testing (WRTLT'10),）
69.	2010	A Test Pattern Matching Method on BAST Architecture using Don't Care Identification for Random Pattern Resistant Faults（The 2010 International Symposium on Communications and Information Technologies (ISCIT2010)）
70.	2010	An Estimation of Encryption LSI Testability against Scan-based Attack（The 2010 International Symposium on Communications and Information Technologies (ISCIT2010)）
71.	2010	Evaluation of Transition Untestable Faults Using a Multi Cycle Capture Test Generation Method（The 13th IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems）
72.	2010	TMR based Error Correction Method Considering Trade-off between Area and Soft-Error Tolerance（The 19th International Workshop on Logic and Synthesis）
73.	2008	A Bit flipping Reduction Method for Pseudo-random Patterns Using Don’t Care Identification on BAST Architecture（The Ninth IEEE Workshop on RTL and High Level Testing (WRTLT’08)）
74.	2008	A Test Generation Method for Datapath Circuits Using Functional Time Expansion Models（The Ninth IEEE Workshop on RTL and High Level Testing (WRTLT’08)）
75.	2006	Development of practical ATPG tool with flexible interface（IEEE The 15th Asian Test Symposium）
5件表示
全件表示(75件)

■ 著書・論文歴

1.	2024/03	論文	CRLock: A SAT and FALL Attacks Resistant Logic Locking Method for Controller at Register Transfer Level IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E107.A(3),pp.583-591 （共著）
2.	2017/12	論文	A Don ’t Care Filling Method for Low Capture Power based on Correlation of FF Transitions Using SAT IEICE Transactions on Fundamentals E100-A(12) （共著）
3.	2013/09	論文	A Test Compaction Oriented Don’t Care Identification Method Based on X-bit Distribution IEICE Transaction on Information and Systems E96-D(9),pp.1994-2002 （共著）
4.	2013/08	論文	Efficient Fault Simulation Algorithms for Analyzing Soft Error Propagation in Sequential Circuits IPSJ Transactions on System LSI Design Methodology 6(August issue),pp.127-134 （共著）
5.	2013	論文	スキャンベース攻撃への対策日本信頼性学会誌 35(8),496頁（単著）
6.	2013	論文	セキュリティLSIに対するタンパリングの手法日本信頼性学会誌 35(8),492頁（共著）
7.	2013	論文	設計自動化技術日本信頼性学会誌 25(8),430頁（共著）
8.	2012/02	論文	An Exact Estimation Algorithm of Error Propagation Probability for Sequential Circuits IPSJ Transactions on System LSI Design Methodology 5(February issue),pp.63-70 （共著）
9.	2003	論文	ATPG パターン数削減指向テストポイント挿入方法電子情報通信学会論文誌 J86-D-I(12),884-896頁（共著）
10.	2001/11	論文	Novel DFT Strategies Using Full/Partial Scan Designs and Test Point Insertion to Reduce Test Application Time IEICE Transaction on Fundamentals of Electronics, E84-A(11),pp.2722-2730 （共著）
11.	2001/04	論文	ＲＴレベルパーシャルスキャン設計システム：ＲＥＰＳ情報処理学会論文誌 42(4),1054-1061頁（共著）
12.	2000/04	論文	時間展開モデルを用いた無閉路順序回路の動的テスト系列圧縮方法の解析情報処理学会論文誌 41(4),952-961頁（共著）
5件表示
全件表示(12件)

経歴

■ 学歴

1.	2001/10～2003/03	大阪大学基礎工学研究科システム人間系専攻博士課程修了博士(工学)
2.	1996/04～1998/03	大阪大学基礎工学研究科修士課程修了修士(工学)
3.	1992/04～1996/03	大阪大学基礎工学部システム工学科卒業

■ 職歴

1.	2023/04～	京都産業大学情報理工学部情報理工学科教授
2.	2018/04～2023/03	京都産業大学情報理工学部情報理工学科准教授
3.	2014/04～2018/03	京都産業大学コンピュータ理工学部コンピュータサイエンス学科准教授

■ 所属学会

1.		IEEE (The Institute of Electrical and Electronics Engineers)
2.		情報処理学会
3.		電子情報通信学会

その他

■ 研究課題・受託研究・科研費

1.	2008/04～2011/03	安全性と製造検査容易性の両立したLSI設計方法の研究法の研究若手研究(B)
2.	2007/10～2013/03	統合的高信頼化設計のためのモデル化と検出・訂正・回復技術競争的資金等の外部資金による研究
3.	2013/04～2015/03	秘密情報の秘匿性と製造検査容易性の両立をはかるLSI設計手法の開発挑戦的萌芽研究
4.	2015/04～2018/03	製造過程でのトロイ回路混入を検知するLSI設計技術に関する研究基盤研究(C) 一般
5.	2018/04～2021/03	IPコア内のトロイ回路を特定するLSI設計技術に関する研究基盤研究(C)(一般)
6.	2021/04～2024/03	IPコアの流用を検知するための設計技術基盤研究(C)(一般) （キーワード：知的財産権保護、IPコア、トロイ回路、電子透かし、論理暗号化）
5件表示
全件表示(6件)

■ ホームページ

吉村研究室web

■ 現在の専門分野

計算機システム, 情報セキュリティ　（キーワード：LSI，設計自動化技術，ディペンダブルコンピューティング，高信頼化技術，安全・安心）